2024-10-15 08:44 点击次数：183
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连结: ROM、RAM、FLASH、DDR、EMMC 百科 一、Flash高速PCB布局布线假想轨范 1、Flash先容当今Flash主要有两种NOR Flash和NADN Flash NOR Flash的读取和咱们常见的SDRAM的读取是不异，用户不错凯旋开动装载在NOR FLASH里面的代码，这么不错减少SRAM的容量从而省俭了老本。 NAND Flash莫得采纳内存的立时读取时候，它的读取是以一次读取一块的体式来进行的，闲居是一次读取512个字节，汲取这种时候的Flash相比低价。 一般小容量的用NOR Flash，因为其读取速率快，多用来存储操作系统等贫寒信息， 而大容量的用NAND FLASH，最常见的NAND FLASH哄骗是镶嵌式系统率受的DOC（Disk On Chip）和咱们闲居用的'闪盘'，不错在线擦除。
FLASH：是一种非易失性内存，闪存的物感性情与常见的内存有根人性的各异： 当今种种 DDR 、 SDRAM 或者 RDRAM 皆属于蒸发性内存，只消住手电流供应内存中的数据便无法保持，因此每次电脑开机皆需要把数据重新载入内存；闪存在莫得电流供应的要求下也约略恒久地保持数据，其存储性情额外于硬盘，这项性情恰是闪存得以成为种种便携型数字诞生的存储介质的基础。 NOR FLASH：它的特色即是不错在芯片内实践，哄骗规律不错凯旋在闪存中开动，毋庸把代码读入系统RAM。 在1~16M下的小容量有很高的的老本效益，然则很低的写入和擦除 速率大大影响了它的性能。 他的读取和咱们常见的SDRAM的读取是不异。 NAND FLASH：Nand-flash存储工具有容量较大，改写速率快等优点，适用于多数数据的存储，如镶嵌式家具中包括数码相机、MP3随身听缅思卡、体积工整的U盘等。 读取是以一次读取一块的体式来进行的，闲居是一次读取512个字节。 用户不成凯旋开动NAND Flash上的代码，因此好多使用NAND Flash还作上了一块小的NOR Flash来开动启动代码。
2、NOR和NAND性能相比FLASH闪存长短易失存储器，不错对称为块的存储器单位块进行擦写和再编程。任何flash器件的写入操作只可在空或已擦除的单位内进行，所 以大多数情况下，在进行写入操作之前必须先实践擦除。NAND器件实践擦除操作是十分简便的，而NOR则要求在进行擦除前先要将筹商块内悉数的位皆写为 1。
由于擦除NOR器件时是以64～128KB的块进行的，实践一个写入/擦除操作的时辰为5s，与此相悖，擦除NAND器件是以8～32KB的块进行的，实践沟通的操作最多只需要4ms。
实践擦除时块尺寸的不同进一步拉大了NOR和NADN之间的性能差距，统计标明，对于给定的一套写入操作(尤其是更新小文献时)，更多的擦除操作必须在基于NOR的单位中进行。这么，当聘任存储解决决议时，假想师必须量度以下的各项身分：
● NOR的读速率比NAND稍快一些。
● NAND的写入速率比NOR快许多。
● NAND的4ms擦除速率远比NOR的5s快。
● 大多数写入操作需要先进行擦除操作。
● NAND的擦除单位更小，相应的擦除电路更少。
(注：NOR FLASH SECTOR擦除时辰视品牌、大小不同而不同，比如，4M FLASH，有的SECTOR擦除时辰为60ms，而有的需要最大6s。)
3、 NAND Flash的用途HDD是指机械硬盘，是传统普通的硬盘，包括：盘片、磁头、磁盘旋转轴及戒指电机、磁头戒指器、数据转接器、接口、缓存。
SDD(Solid State Drives)是固态硬盘，包括：戒指单位、存储单位(DRAM芯片/FLASH芯片)。
区别：HDD是机械式寻找数据，是以防震远低于SSD，数据寻找时辰也远低于SSD。
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4、FLASH管脚界说图片
凭据上图翻译如下：I/O0 ~ I/O7：用于输入地址/数据/敕令，输出数据。
CLE：Command Latch Enable，敕令锁存使能，在输入敕令之前，要先在形态寄存器中，成就CLE使能
ALE：Address Latch Enable，地址锁存使能，在输入地址之前，要先在形态寄存器中，成就ALE使能
CE#：Chip Enable，芯片使能，在操作Nand Flash之前，要先选中此芯片，智商操作
RE#：Read Enable，读使能，在读取数据之前，要先使CE＃灵验。
WE#：Write Enable，写使能，在写取数据之前，要先使WE＃灵验。
WP#：Write Protect，写保护
R/B#:Ready/Busy Output，就绪/忙，主要用于在发送完编程/擦除敕令后，检测这些操作是否完成，忙，示意编程/擦除操作仍在进行中，就绪示意操作完成.
Vcc：Power，电源
Vss：Ground，接地
加多撸N.C：Non-Connection，未界说，未伙同。
5、Nand Flash数据读取操作的时序图图片
6、FLASH参考旨趣图图片
7、 PCB布局布线假想指南 1）布局：（1） NAND 应围聚主控摆放;
（2）去耦电容均围聚 NAND 摆放;
（3） RE、 WE、 DQS 信号串接电阻围聚主控摆放，串阻与主控伙同走线距离≤300mil;
2） 信号线走线要求：（1） NAND 与主控走线间走线≤2000mil;
（2） 走线阻抗 50 欧;
（3）线间距≥2 倍线宽;
（4） D0~D7、 RE、 WE 相对于 DQS 作念等长，戒指≤300mil;
（5） D0~D7 上使用过孔的数目尽量沟通;
（6）务必保证走线参考平面好意思满;
（7）走线尽量逃匿高频信号;
（8） VCC/VCCQ 线宽不小于 12mil，或凯旋使用敷铜代替电源走线；电源线上如有过孔，则过孔数目不少于 2 个，幸免过孔限流影响供电;
FLASH实战案例展示图片
二、DDR高速PCB布局布线假想轨范 1、DDR是什么？DDR=Double Data Rate双倍速率，DDR SDRAM=双倍速率同步动态立时存储器，东说念主们俗例称为DDR，其中，SDRAM 是Synchronous Dynamic Random Access Memory的缩写，暴力小说即同步动态立时存取存储器。而DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态立时存储器的真谛。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM出产体系，因此对于内存厂商而言，只需对制造普通SDRAM的诞生稍加纠正，即可杀青DDR内存的出产，可灵验的镌汰老本。 DDR的一些职责要求：
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已经不错看出，跟着DDR的更新换代，总线时钟频率越来越高，何况传输速率也越来越快，职责电压越来越低，冉冉朝着低功耗、高速率的标的发展，这也为了DDR布线布局带来了较高要求的阻抗匹配。 2、DDR的引脚界说下图是一般的DDR引脚界说，不错将DDR的引脚辞别为3类，第一类为电源线，VDDQ、VSSQ、VDD、VSS、VREF皆是电源线； 第二类为数据线，由高下8位数据线为一组，D0-D7+LDM+数据差分对以及D8-D15+UDM+数据差分对构成，一般11条线为一组数据线； 第三类为地址线，裁撤数据线和电源线，余下部分皆长入辞别为地址线，有一双时钟差分。
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3、DDR的PCB布局轨则不错按照DDR的个数分别进行布局：
1、一派DDR一派DDR时，点对点布局，留出一定的绕线空间
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2、两片DDR两片DDR时，相对于CPU对应DDR引脚的中心位置对称，留出一定的绕线空间，同期闪耀串接电阻、并联电阻的位置
中间有排阻时，DDR相对于中心距离：800~1000mil 中间无排阻时，DDR相对于中心距离：600~800mil 要合理的筹画走线布局结构，按照序言所说的，两片DDR最少需要三个走线层，假定是一个6层板，三个走线层，以走T点结构为例：
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图中不错看出，因为是BGA封装，上层很难凯旋走线，同期高八位数据与低八位数据两两相互交叉，表面上布局一下是不错一层走完数据线的，然则既然地址线必须要用到至少两个走线层，也没必要在手头宽裕的情况下鄙吝走线，高下八位各一个走线层管制，同期还要闪耀的是，一般T点中心结构走的是内层，是以尽量不要让内层数据线与内层地址线在DDR里面走线时有突破，即如下：图片
左边是数据走线，用底层蓝色走，右边是T点，用内层黄褐色走，如果你皆用黄褐色走线的话 ，表面上来说透顶没问题，然则尽量错峰出行，幸免走线空间太少了！！！这边添加一下T怎样出线，基本上如果是两片DDR，一定是要先走DDR里面的T点，然后再走外部的T点，最佳的分派即是，两侧的点交互错开摒弃，放两派，然后一般来说双方的地址线出线是不服均的，T的两排过孔尽量戒指的平中分派一下，T点中过孔与过孔之间的间距一般即是你扇出的阿谁DDR焊盘过孔之间的间距，否则就不太好出现了，添加的这少许要记着，间距最佳与DDR的过孔出线保持一致
然后即是T点走线，基本上吧，你是不可能在T点这边高亢3W原则，就跟你BGA出现不可能高亢3W原则不异，你如若能高亢，你也给力，我佩服你，嘻嘻嘻，T点这边，很难很难，基本上你知说念走T点，然则扇孔时，分派孔亦然门学问，这个要我方在实践满意会了。
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然后即是CPU走线引出到DDR的T点这边，其实没什么厚爱，上层尽量走出来，走不出来的走底层，交错的就用第三层交换位置走线，留足绕等长的空间。(表面上四个走线层最惬意，要基于老本计划合手)图片
3、四片DDR及以上四片DDR或8片DDR时，一般两两顶底对贴，跟两片DDR一个真谛真谛，没啥新东西说，有趣到位吧，
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4、DDR的PCB走线原则布线要求(保举以Layout Guide或仿真效果为准)
性情阻抗:单端50欧，差分100欧
数据线每10根尽量走在淹没层(DO-D7，LDM，LDQS)，(D8-D15.UDM，UDQS)
信号线的间距高亢3W原则，数据线、地址(戒指)线、时钟线之间的距离保持20mi以上或至少3W
空间允许的情况下，应该在它们走线之间加一根地线进行抑制。地线宽度保举为15-30mil
VREF电源走线先经由电容再干预管脚，Vre电源走线线宽保举不小于20mil，与同层其他信号线间距最佳20mil上
悉数信号线皆不得跨分割，且有好意思满的参考平面，换层时，如果改动了参考层，要闪耀计划加多回流地过孔或退藕电容
两片以上的DDR布线拓扑结构优选远端分支，T点的过孔打在两片DDR中间
菊花链需得到仿真考据或芯片Layout Guide要求。(一般主控复旧读写均衡的才复旧菊花链)
悉数DDR信号距离相应参考平面边沿至少30-40mil。任何非DDR部分的信号不得以DDR电源为参考
等长轨则
数据线以DQS为基准等长，地址线、戒指线、时钟线以时钟线为基准等长，若软件中莫得以时钟线为基准的，要手动将其选为基准线。
数据线最大长度尽量不超越2500mil，组内长度漏洞畛域戒指在+/- 25ml，DQS与时钟线长度漏洞戒指在+/-250mil，单片DDR的最大漏洞不超越1000mil:
地址线漏洞畛域戒指在+/-100mil:DQS、时钟差分对内漏洞畛域戒指在+/-5mil，假想阻抗时，使对内间距不超越2倍线宽。信号现实长度应当包括零件管脚的长度，尽量获取零件管脚长度，并导入软件中。
回顾 如果你凯旋布线不计划一个总体的筹画，等于虚耗时辰。
5、DDR PCB假想布线时，拓扑结构的聘任在PCB假想时咱们在处理DDR部分的时候皆会进行一个拓扑的聘任，一般DDR有T点和Fly-by两种拓扑结构，那么这两种拓扑结构的哄骗场景和区别有哪些呢？
T点拓扑结构：CPU出来的信号线经由一个过孔后分别向双方进行伙同，分叉点一般在信号的中心位置
Fly-by拓扑结构：闲居是信号从芯片出来之后先经由第一个信号点怎样再经由第二个信号点秩序伙同下去，直至收尾
站在咱们布线及等长的角度下来说：一般已经提出汲取Fly-by拓扑结构，T点在等永劫候不太公旨趣，那么咱们在板子空间浪费的情况下尽量是计划T点拓扑结构，这么信号线的长度也会更短，能更好的保证信号的质料，一般咱们在四片及四片一下DDR的时候汲取T点和Fly-by皆是不错的，如果超越四片DDR提出已经汲取Fly-by拓扑结构，或者汲取T点DDR顶底贴进行一个处理，顶底贴的两片DDR汲取T点伙同，伙同之后再把线拉到DDR的对称中心处进行T点伙同。
站在咱们的时序要求角度来说：咱们要看DDR是否复旧读写均衡，如果不复旧读写均衡的情况下 ，那么咱们就不不错汲取Fly-by拓扑结构，汲取T点结构的公道在于时序信号能同期到达，而汲取Fly-by拓扑结构时，复旧读写均衡的DDR即使在你不成同期到达的情况下，也不错再里面进行一个调换。 如果咱们在不复旧读写均衡的DDR当中使用Fly-by拓扑结构就会出现开动不到额定功率的情况，速率会够不上要求，也许需要镌汰频率智商正常职责，是以这亦然DDR假想中会时时遭逢的一些问题，略微处理不好就会导致DDR不成正常职责。
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那么咱们在处理DDR的时候有咱们要闪耀哪些点呢：1、咱们需要保证咱们的DDR信号有好意思满的参考平面。
2、DDR的等长要相宜数据手册上头的要求，在空间浪费的情况下把漏洞作念小少许。
3、等长的时候需要高亢3W原则。
4、与DDR无关的信号与电源不不错朝上DDR的区域。
5、等永劫候尽量不要在BGA里面绕线。
6、贫寒信号，如差分在空间允许的情况下作念包地处理。
7、任何非DDR部分的信号，不得以DDR电源行为参考平面。
8、悉数DDR信号例如参考平面的边际要保持40mil傍边的间距
9、DDR作念完之后给DDR区域打上一圈地过孔。
10、悉数DDR信号需要严格按照数据手册上头的阻抗要求来进行假想。
11、DDR部分在布局的时候应该作念到远隔过问源。
三、EMMC高速PCB布局布线假想轨范 1、简介eMMC(Embedded Multi Media Card)是镶嵌式多媒体卡的简称，主如若针对只高手机和平板电脑特色二假想的。 它的本质是在NAND Flash的基础上加多了一个戒指器，并预留了一个轨范接口。
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2、eMMC信号大体先容图片
eMMC颗粒的PIN脚主要分为三组：电源引脚、戒指信号引脚、数据信号引脚。电源引脚
VCCQ电压：该电压由CPU的数据总线的VCCIO决定（eMMC总线VCCIO值必须与VCCQ保持一致）
VCC电压：该电压为中枢电压；
VDDIM：里面与内核供电端联络，主邀功能是自由内核电压，该PIN脚凯旋伙同一个对地的1μF电容。
戒指信号引脚
CLK:从Host输出的时钟信号，用于数据的同步。
CMD:主要用于Host向eMMC发送教导以及eMMC向Host发送苦求。
DS时钟:DS时钟由eMMC发送给Host，用于Host与eMMC进行数据收受同步。惟有在HS400形态下，才需要使用DS引脚。
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闪耀：HS200形态下，需要使用CLK、CMD、D[3…0]；HS400形态下，需要使用CLK、CMD、D[7…0]、DS。戒指信号引脚
CLK:从Host输出的时钟信号，用于数据的同步。
CMD:主要用于Host向eMMC发送教导以及eMMC向Host发送苦求。
DS时钟:DS时钟由eMMC发送给Host，用于Host与eMMC进行数据收受同步。惟有在HS400形态下，才需要使用DS引脚。
3、eMMC封装针对eMMC的封装，凭据PIN脚不错分为153ball和169ball，然则这两种的引脚是兼容的，学问后者多了16个空脚，用于芯片的固定，莫得任何信号界说。芯片封装万科的尺寸由：
11.5*13
12*16
14*18
16*20
什物如下：
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闲居，咱们在PCB Layout时，会预留最大的尺寸，焊盘会画图成169ball，这么不错兼容153ball的芯片。 4、硬件电路假想电源部分电路
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戒指和数据引脚
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其他部分
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5、PCB Layout提出对于eMMC5.1版块的PCB走线layout和滤波电容摆放提出如下：
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Recommended decoupling capacitors:— VCCQ ≥ 0.1 uF x1 and 2.2 uF x1 (this cap should be as close as possible to the C6 ball) and 1 x 1uF
— VCC ≥ 0.1uF x1 and 2.2uF x1
— VDDI ≥ 0.1uF x1 and 2.2uF x1
旨趣图参考假想如下：
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PCB layout参考假想 参考假想1图片
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参考假想2
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参考假想3
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参考假想4
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参考假想5
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前边的参考假想露馅了v5.x eMMC诞生使用梗概6mil宽度布线和12mil/24mil过孔的示例布线。需要闪耀的少许是，由于eMMC球的间距，可能需要调换线宽，以使线不错通过“NC”球。从参考假想1-4皆汲取了为了遮掩NC进行线缆的粗细调换，参考假想5汲取凯旋穿过NC PIN的layout神色，对于参考假想5，从厂家给的提出如下：
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e·MMC signals can be fanned out through NC pins. No internal connection is present for NC pins. Micron recommends that e·MMC signals not be fanned out through RFU pins.e·MMC信号不错通过NC引脚扇出。NC引脚不存在里面伙同。Micron提出不要通过RFU引脚扇出e·MMC信号。
公共不错凭据我方的意志对eMMC进行pcb layout伊人成人网，此著述仅仅行为参考。enjoy it
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